iohmc_ctrl_mmr_top_inst Address Map

iohmc_ctrl_mmr_top_inst.register_control

Module Instance	Base Address	End Address
`iohmc_ctrl_inst_0_iohmc_ctrl_mmr_top_inst`	`0xF8010000`	`0xF801018F`

Register	Offset	Width	Access	Reset Value	Description
`reg_dbgcfg0`	`0x0`	`32`	`RW`	`0x0`
`reg_dbgcfg1`	`0x4`	`32`	`RW`	`0x0`
`reg_dbgcfg2`	`0x8`	`32`	`RW`	`0x0`
`reg_dbgcfg3`	`0xC`	`32`	`RW`	`0x0`
`reg_dbgcfg4`	`0x10`	`32`	`RW`	`0x0`
`reg_dbgcfg5`	`0x14`	`32`	`RW`	`0x0`
`reg_dbgcfg6`	`0x18`	`32`	`RW`	`0x0`
`reg_reserve0`	`0x1C`	`32`	`RW`	`0x0`
`reg_reserve1`	`0x20`	`32`	`RW`	`0x0`
`reg_reserve2`	`0x24`	`32`	`RW`	`0x0`
`reg_ctrlcfg0`	`0x28`	`32`	`RW`	`0x0`	Control Configuration 0 Register
`reg_ctrlcfg1`	`0x2C`	`32`	`RW`	`0x0`	Control Configuration 1 Register
`reg_ctrlcfg2`	`0x30`	`32`	`RW`	`0x0`
`reg_ctrlcfg3`	`0x34`	`32`	`RW`	`0x0`
`reg_ctrlcfg4`	`0x38`	`32`	`RW`	`0x0`
`reg_ctrlcfg5`	`0x3C`	`32`	`RW`	`0x0`
`reg_ctrlcfg6`	`0x40`	`32`	`RW`	`0x0`
`reg_ctrlcfg7`	`0x44`	`32`	`RW`	`0x0`
`reg_ctrlcfg8`	`0x48`	`32`	`RW`	`0x0`
`reg_ctrlcfg9`	`0x4C`	`32`	`RW`	`0x0`
`reg_dramtiming0`	`0x50`	`32`	`RW`	`0x0`	DRAM Timing 0 Register
`reg_dramodt0`	`0x54`	`32`	`RW`	`0x0`
`reg_dramodt1`	`0x58`	`32`	`RW`	`0x0`
`reg_sbcfg0`	`0x5C`	`32`	`RW`	`0x0`
`reg_sbcfg1`	`0x60`	`32`	`RW`	`0x0`
`reg_sbcfg2`	`0x64`	`32`	`RW`	`0x0`
`reg_sbcfg3`	`0x68`	`32`	`RW`	`0x0`
`reg_sbcfg4`	`0x6C`	`32`	`RW`	`0x0`
`reg_sbcfg5`	`0x70`	`32`	`RW`	`0x0`
`reg_sbcfg6`	`0x74`	`32`	`RW`	`0x0`
`reg_sbcfg7`	`0x78`	`32`	`RW`	`0x0`
`reg_caltiming0`	`0x7C`	`32`	`RW`	`0x0`	Calibration Timing 0 Register
`reg_caltiming1`	`0x80`	`32`	`RW`	`0x0`	Calibration Timing 1 Register
`reg_caltiming2`	`0x84`	`32`	`RW`	`0x0`	Calibration Timing 2 Register
`reg_caltiming3`	`0x88`	`32`	`RW`	`0x0`	Calibration Timing 3 Register
`reg_caltiming4`	`0x8C`	`32`	`RW`	`0x0`	Calibration Timing 4 Register
`reg_caltiming5`	`0x90`	`32`	`RW`	`0x0`
`reg_caltiming6`	`0x94`	`32`	`RW`	`0x0`
`reg_caltiming7`	`0x98`	`32`	`RW`	`0x0`
`reg_caltiming8`	`0x9C`	`32`	`RW`	`0x0`
`reg_caltiming9`	`0xA0`	`32`	`RW`	`0x0`	Calibration Timing 9 Register
`reg_caltiming10`	`0xA4`	`32`	`RW`	`0x0`
`reg_dramaddrw`	`0xA8`	`32`	`RW`	`0x0`	DRAM Adress Width Register
`reg_sideband0`	`0xAC`	`32`	`RW`	`0x0`	Sideband 0 Register
`reg_sideband1`	`0xB0`	`32`	`RW`	`0x0`	Sideband 1 Register
`reg_sideband2`	`0xB4`	`32`	`RW`	`0x0`	Sideband 2 Register
`reg_sideband3`	`0xB8`	`32`	`RW`	`0x0`	Sideband 3 Register
`reg_sideband4`	`0xBC`	`32`	`RW`	`0x0`	Sideband 4 Register
`reg_sideband5`	`0xC0`	`32`	`RW`	`0x0`	Sideband 5 Register
`reg_sideband6`	`0xC4`	`32`	`RO`	`0x0`	Sideband 6 Register
`reg_sideband7`	`0xC8`	`32`	`RO`	`0x0`	Sideband 7 Register
`reg_sideband8`	`0xCC`	`32`	`RO`	`0x0`	Sideband 8 Register
`reg_sideband9`	`0xD0`	`32`	`RO`	`0x0`	Sideband 9 Register
`reg_sideband10`	`0xD4`	`32`	`RO`	`0x0`	Sideband 10 Register
`reg_sideband11`	`0xD8`	`32`	`RO`	`0x0`	Sideband 11 Register
`reg_sideband12`	`0xDC`	`32`	`RW`	`0x0`	Sideband 12 Register
`reg_sideband13`	`0xE0`	`32`	`RW`	`0x0`	Sideband 13 Register
`reg_sideband14`	`0xE4`	`32`	`RW`	`0x0`	Sideband 14 Register
`reg_sideband15`	`0xE8`	`32`	`RW`	`0x0`
`reg_dramsts`	`0xEC`	`32`	`RO`	`0x0`	DRAM Status Register
`reg_dbgdone`	`0xF0`	`32`	`RO`	`0x0`
`reg_dbgsignals`	`0xF4`	`32`	`RO`	`0x0`
`reg_dbgreset`	`0xF8`	`32`	`RW`	`0x0`
`reg_dbgmatch`	`0xFC`	`32`	`RO`	`0x0`
`reg_counter0mask`	`0x100`	`32`	`RW`	`0x0`
`reg_counter1mask`	`0x104`	`32`	`RW`	`0x0`
`reg_counter0match`	`0x108`	`32`	`RW`	`0x0`
`reg_counter1match`	`0x10C`	`32`	`RW`	`0x0`
`reg_niosreserve0`	`0x110`	`32`	`RW`	`0x0`	Nios Reserve 0 Register
`reg_niosreserve1`	`0x114`	`32`	`RW`	`0x0`	Nios Reserve 1 Register
`reg_niosreserve2`	`0x118`	`32`	`RW`	`0x0`
`reg_sbcfg8`	`0x11C`	`32`	`RW`	`0x0`
`reg_sbcfg9`	`0x120`	`32`	`RW`	`0x0`
`reg_3ds0`	`0x124`	`32`	`RW`	`0x0`
`reg_3ds1`	`0x128`	`32`	`RW`	`0x0`
`reg_3ds2`	`0x12C`	`32`	`RW`	`0x0`
`reg_pipeline0`	`0x130`	`32`	`RW`	`0x0`
`reg_memclockgating0`	`0x138`	`32`	`RW`	`0x0`
`reg_sideband16`	`0x13C`	`32`	`RO`	`0x0`