Hard Processor System Component Reference Manual: Agilex™ 5 SoCs

ID 813752
Date 11/25/2024
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2.3.6. IO96 Bank and Lane Usage for HPS EMIF

The following table describes the IO96 Bank and Lane Usage for the various memory protocols when using the HPS-EMIF.
Table 12.  IO96 Bank and Lane Usage for HPS EMIF
Number of signals     12 12 12 12 12 12 12 12
Bank     3A
Sub-Bank     3A_T 3A_B
Bank Lanes   BL7 BL6 BL5 BL4 BL3 BL2 BL1 BL0
Protocol Design EMIFs                
DDR4 1x16 1 DQ[1] AC2 AC1 AC0 DQ[0]
1x16_ECC 1 DQ[ECC] DQ[1] AC2 AC1 AC0 DQ[0]
1x32 1 DQ[3] DQ[2] DQ[1] AC2 AC1 AC0 DQ[0]
1x32_ECC 1 DQ[ECC] DQ[3] DQ[2] DQ[1] AC2 AC1 AC0 DQ[0]
2x32 2 2 DQ[3] DQ[2] DQ[1] AC2 AC1 AC0 DQ[0]
2x32_ECC 22 DQ[ECC] DQ[3] DQ[2] DQ[1] AC2 AC1 AC0 DQ[0]
1x64 Not Supported
1x64_ECC Not Supported
DDR5 1x16 1 AC1 AC0 DQ[0] DQ[1]
1x16_ECC 1 DQ[ECC] AC1 AC0 DQ[0] DQ[1]
2x16 1 DQ[1] DQ[0] AC1 AC0 AC1 AC0 DQ[0] DQ[1]
2x16_ECC Not Supported
1x32 1 DQ[3] DQ[2] AC1 AC0 DQ[0] DQ[1]
1x32_ECC 1 DQ[ECC] DQ[3] DQ[2] AC1 AC0 DQ[0] DQ[1]
2x32 22 DQ[3] DQ[2] AC1 AC0 DQ[0] DQ[1]
2x32_ECC 22 DQ[ECC] DQ[3] DQ[2] AC1 AC0 DQ[0] DQ[1]
1x64 Not Supported
1x64_ECC Not Supported

LPDDR4/LPDDR5

1x16 1 AC1 AC0 DQ[1] DQ[0]
2x16 1 DQ[1] DQ[0] AC1 AC0 AC1 AC0 DQ[1] DQ[0]
1x32 1 DQ[3] DQ[2] AC1 AC0 DQ[1] DQ[0]
2x32 22 DQ[3] DQ[2] AC1 AC0 DQ[1] DQ[0]
4x16 22 DQ[1] DQ[0] AC1 AC0 AC1 AC0 DQ[1] DQ[0]
2 Uses two IOBanks (Banks 3A and 3B)