2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
2.3. 配置Native PHY IP Core
本节对Intel提供的Transceiver Native PHY IP core作了介绍。此Native PHY IP core 是主要的设计输入工具,提供了对 Intel® Stratix® 10收发器PHY功能的直接访问。
使用Native PHY IP core对您的协议实现配置收发器PHY。要例化IP,请选择 Intel® Stratix® 10器件系列,点击Tools > IP Catalog选择您的IP内核类型。使用Parameter Editor指定IP参数,对协议实现配置PHY IP。要快速配置PHY IP,选择一个与您的协议配置匹配的预置(preset)作为起点。预置是PHY IP配置设置,用于存储在IP Parameter Editor中的各种协议。 在下面的Presets部分中详细介绍了预置。
您也可以通过选择相应的Transceiver Configuration Rule(收发器配置规则)来配置PHY IP。收发器配置规则检查收发器PHY层中的PCS和PMA模块组合的有效性,并报告关于无效设置的错误或警告信息。
使用Native PHY IP core对以下其中一个PCS选项进行例化:
- Standard PCS
- Enhanced PCS
- PCIe Gen3 PCS
- PCS Direct
PHY IP内核根据您选择的Transceiver Configuration Rule来选择相应的PCS。请参考How to Place Channels for PIPE Configuration部分或者PCIe解决方案指南来了解收发器通道(位于具有支持Gen3的PCI Express接口的活动bank的旁边)布局的限制。
在Parameter Editor中配置PHY IP core后,点击Generate HDL输出IP实例。通过IP实例生成的顶层文件包括用于配置的所有端口。在您的设计中,使用这些端口连接PHY IP core到PLL IP core,复位控制器IP core和其他IP core。
图 23. Native PHY IP Core端口和功能模块
图 24. Native PHY IP Core Parameter Editor

注: 尽管 Intel® Quartus® Prime Pro Edition软件提供合法性检查,但所支持的FPGA架构到PCS接口宽度和所支持的数据速率还是待定表征。