Cyclone V器件手册: 第一卷：器件接口和集成

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ID 683375
日期 7/24/2020
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文档目录 x
1. Cyclone® V器件中的逻辑阵列块与自适应逻辑模块 2. Cyclone® V器件中的嵌入式存储器模块 3. Cyclone® V器件中的精度可调DSP模块 4. Cyclone® V器件中的时钟网络和PLL 5. Cyclone® V器件中的I/O特性 6. Cyclone® V器件中的外部存储器接口 7. Cyclone® V器件中的配置，设计安全和远程系统更新 8. Cyclone® V器件的SEU缓解 9. Cyclone® V器件中的JTAG边界扫描测试 10. Cyclone® V器件中的电源管理
1. Cyclone® V器件中的逻辑阵列块与自适应逻辑模块 x
1.1. LAB 1.2. ALM操作模式 1.3. Cyclone® V器件中的逻辑阵列模块与自适应逻辑模块修订历史
1.1. LAB x
1.1.1. MLAB 1.1.2. 局部互连和直链互连 1.1.3. LAB控制信号 1.1.4. ALM资源 1.1.5. ALM输出
1.2. ALM操作模式 x
1.2.1. 普通模式 1.2.2. 扩展LUT模式 1.2.3. 算术模式 1.2.4. 共享算术模式
2. Cyclone® V器件中的嵌入式存储器模块 x
2.1. 嵌入式存储器类型 2.2. Cyclone® V器件的嵌入式存储器设计指南 2.3. 嵌入式存储器特性 2.4. 嵌入式存储器模式 2.5. 嵌入式存储器时钟模式 2.6. 存储器模块中的奇偶校验位 2.7. 嵌入式存储器模块中的字节使能 2.8. Memory Blocks Packed模式支持 2.9. 存储器模块地址时钟使能支持 2.10. Cyclone® V器件中的嵌入式存储器模块修订历史
2.1. 嵌入式存储器类型 x
2.1.1. Cyclone V器件中的嵌入式存储器性能
2.2. Cyclone® V器件的嵌入式存储器设计指南 x
2.2.1. 指南：存储器模块选择考量 2.2.2. 指南：实现外部冲突解决方案 2.2.3. 指南：定制Read-During-Write行为 2.2.4. 指南：上电状态和存储器初始化考量 2.2.5. 指南：控制时钟以降低功耗
2.2.3. 指南：定制Read-During-Write行为 x
2.2.3.1. 相同端口Read-During-Write模式 2.2.3.2. 混合端口Read-During-Write模式
2.3. 嵌入式存储器特性 x
2.3.1. 嵌入式存储器配置 2.3.2. 混合宽度端口配置
2.3.2. 混合宽度端口配置 x
2.3.2.1. M10K模块混合宽度配置
2.5. 嵌入式存储器时钟模式 x
2.5.1. 每个存储器模式的时钟模式 2.5.2. 时钟模式中的异步清零 2.5.3. 同步读/写中的输出读数据 2.5.4. 时钟模式下的独立时钟使能
2.5.1. 每个存储器模式的时钟模式 x
2.5.1.1. 单一时钟模式 2.5.1.2. 读/写时钟模式 2.5.1.3. 输入/输出时钟模式 2.5.1.4. 独立时钟模式
2.7. 嵌入式存储器模块中的字节使能 x
2.7.1. 存储器模块中的字节使能控制 2.7.2. 数据字节输出 2.7.3. RAM模块操作
3. Cyclone® V器件中的精度可调DSP模块 x
3.1. 功能特性 3.2. Cyclone® V器件中支持的操作模式 3.3. 资源 3.4. 设计考量 3.5. 模块体系结构 3.6. 操作模式说明 3.7. Cyclone® V器件中的精度可调DSP模块修订历史
3.4. 设计考量 x
3.4.1. 操作模式 3.4.2. 内部系数和预加器 3.4.3. 累加器 3.4.4. Chainout加法器
3.5. 模块体系结构 x
3.5.1. 输入寄存器Bank 3.5.2. 预加器 3.5.3. 内部系数 3.5.4. 乘法器 3.5.5. 加法器 3.5.6. 累加器和Chainout加法器 3.5.7. 脉动寄存器 3.5.8. 双倍累加寄存器(Double Accumulation Register) 3.5.9. 输出寄存器Bank
3.6. 操作模式说明 x
3.6.1. 独立乘法器模式 3.6.2. 独立复数乘法器模式 3.6.3. 乘法器加法器和模式 3.6.4. 与36-Bit输入相加的18 x 18乘法运算模式 3.6.5. 脉动FIR模式
3.6.1. 独立乘法器模式 x
3.6.1.1. 9 x 9独立乘法器 3.6.1.2. 18 x 18或18 x 19独立乘法器 3.6.1.3. 18 x 25独立乘法器 3.6.1.4. 20 x 24独立乘法器 3.6.1.5. 27 x 27独立乘法器
3.6.2. 独立复数乘法器模式 x
3.6.2.1. 18 x 19复数乘法器
3.6.5. 脉动FIR模式 x
3.6.5.1. 18-Bit脉动FIR模式 3.6.5.2. 27-Bit脉动FIR模式
4. Cyclone® V器件中的时钟网络和PLL x
4.1. 时钟网络 4.2. Cyclone® V PLL 4.3. Cyclone® V器件中的时钟网络和PLL修订历史
4.1. 时钟网络 x
4.1.1. Cyclone® V器件中的时钟资源 4.1.2. 时钟网络类型 4.1.3. 每个象限的时钟源 4.1.4. 时钟域的类型 4.1.5. 时钟网络源 4.1.6. 时钟输出管脚 4.1.7. 时钟控制模块 4.1.8. 时钟断电 4.1.9. 时钟使能信号
4.1.2. 时钟网络类型 x
4.1.2.1. 全局时钟网络(Global Clock Networks) 4.1.2.2. 局域时钟网络 4.1.2.3. 外设时钟网络
4.1.4. 时钟域的类型 x
4.1.4.1. 全局时钟域(Entire Device Clock Region) 4.1.4.2. 局域时钟域(Regional Clock Region) 4.1.4.3. 双局域时钟域(Dual-Regional Clock Region)
4.1.5. 时钟网络源 x
4.1.5.1. 专用时钟输入管脚 4.1.5.2. 内部逻辑 4.1.5.3. HSSI输出 4.1.5.4. PLL时钟输出 4.1.5.5. GCLK和RCLK网络的时钟输入管脚连接
4.1.7. 时钟控制模块 x
4.1.7.1. Cyclone® V器件中的管脚映射 4.1.7.2. GCLK控制块 4.1.7.3. RCLK控制模块 4.1.7.4. PCLK控制块 4.1.7.5. 外部PLL时钟输出控制块
4.2. Cyclone® V PLL x
4.2.1. Cyclone® V器件中的PLL物理计数器 4.2.2. Cyclone® V器件中的PLL位置 4.2.3. PLL移植指南 4.2.4. 小数分频PLL体系结构 4.2.5. PLL级联 4.2.6. PLL外部时钟I/O管脚 4.2.7. PLL控制信号 4.2.8. 时钟反馈模式 4.2.9. 时钟乘法和除法 4.2.10. 可编程相移 4.2.11. 可编程占空比 4.2.12. 时钟切换 4.2.13. PLL重配置和动态相移
4.2.4. 小数分频PLL体系结构 x
4.2.4.1. 小数分频PLL使用
4.2.7. PLL控制信号 x
4.2.7.1. areset 4.2.7.2. locked
4.2.8. 时钟反馈模式 x
4.2.8.1. 源同步模式 4.2.8.2. LVDS补偿模式 4.2.8.3. Direct模式 4.2.8.4. 普通补偿模式 4.2.8.5. 零延迟缓冲模式 4.2.8.6. 外部反馈模式
4.2.12. 时钟切换 x
4.2.12.1. 自动时钟切换 4.2.12.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 4.2.12.3. 手动时钟切换(Manual Clock Switchover) 4.2.12.4. 指南
5. Cyclone® V器件中的I/O特性 x
5.1. Cyclone® V器件中每个封装的I/O资源 5.2. Cyclone® V器件的I/O纵向移植 5.3. Cyclone® V器件中的I/O标准支持 5.4. Cyclone® V器件的I/O设计指南 5.5. Cyclone® V器件中I/O Bank的位置 5.6. Cyclone® V器件中的I/O Bank组 5.7. Cyclone® V器件中的I/O单元结构 5.8. Cyclone® V器件中的可编程IOE特性 5.9. Cyclone® V器件中的片上I/O匹配 5.10. Cyclone® V器件的外部I/O匹配 5.11. 专用高速电路 5.12. Cyclone® V器件中的差分发送器 5.13. Cyclone® V器件中的差分接收器 5.14. 源同步时序预算 5.15. Cyclone® V器件中的I/O特性修订历史
5.2. Cyclone® V器件的I/O纵向移植 x
5.2.1. 验证管脚移植兼容性
5.3. Cyclone® V器件中的I/O标准支持 x
5.3.1. Cyclone® V器件中FPGA I/O的I/O标准支持 5.3.2. Cyclone® V器件中HPS I/O支持的I/O标准 5.3.3. Cyclone® V器件中的I/O标准电平 5.3.4. Cyclone® V器件中的MultiVolt I/O接口
5.4. Cyclone® V器件的I/O设计指南 x
5.4.1. 混合参考电压和非参考电压I/O标准 5.4.2. PLL和时钟 5.4.3. 使用外部PLL模式的LVDS接口 5.4.4. 指南: 对同组中所有I/O Bank使用相同VCCPD 5.4.5. 指南：确保在相同Bank中使用兼容的VCCIO和VCCPD电压 5.4.6. 指南: VREF管脚限制 5.4.7. 指南：观察3.3 V对接的器件绝对最大速率 5.4.8. 指南：遵守LVDS I/O限制和差分焊盘布局规则 5.4.9. 指南：通用高速信号的管脚布局
5.4.1. 混合参考电压和非参考电压I/O标准 x
5.4.1.1. 非参考电压I/O标准 5.4.1.2. 参考电压I/O标准 5.4.1.3. 混合参考电压和非参考电压I/O标准
5.4.2. PLL和时钟 x
5.4.2.1. 指南：LVDS中使用整数PLL模式下的PLL 5.4.2.2. 指南：LVDS应用的参考时钟限制 5.4.2.3. 指南：使用 LVDS差分通道
5.4.3. 使用外部PLL模式的LVDS接口 x
5.4.3.1. 使用ALTLVDS IP核的Altera_PLL信号接口 5.4.3.2. External PLL模式的Altera_PLL参数值 5.4.3.3. Altera_PLL和ALTLVDS之间的连接
5.6. Cyclone® V器件中的I/O Bank组 x
5.6.1. Cyclone® V E器件的模块化I/O Bank 5.6.2. Cyclone® V GX C3、C4和C5器件的模块化I/O Bank 5.6.3. Cyclone® V GT器件的模块化I/O Bank 5.6.4. Cyclone® V SE器件的模块化I/O Bank 5.6.5. Cyclone® V SX器件的模块化I/O Bank 5.6.6. Cyclone® V ST器件的模块化I/O Bank
5.7. Cyclone® V器件中的I/O单元结构 x
5.7.1. Cyclone® V器件的I/O缓冲器和寄存器
5.8. Cyclone® V器件中的可编程IOE特性 x
5.8.1. 可编程电流强度 5.8.2. 可编程输出摆率控制 5.8.3. 可编程IOE延时 5.8.4. 可编程输出缓存延迟 5.8.5. 可编程预加重（Programmable Pre-Emphasis） 5.8.6. 可编程差分输出电压 5.8.7. 开漏输出 5.8.8. 总线保持电路 5.8.9. 上拉电阻
5.9. Cyclone® V器件中的片上I/O匹配 x
5.9.1. Cyclone® V器件中无校准的RS OCT 5.9.2. Cyclone® V器件中带校准的RS OCT 5.9.3. Cyclone® V器件中带校准的RT OCT 5.9.4. Cyclone® V器件中的动态OCT 5.9.5. Cyclone® V器件中的LVDS输入RD OCT 5.9.6. Cyclone® V器件中的OCT校准块
5.9.6. Cyclone® V器件中的OCT校准块 x
5.9.6.1. Cyclone® V器件中的校准块位置 5.9.6.2. 多个I/O bank共享OCT校准块
5.9.6.2. 多个I/O bank共享OCT校准块 x
5.9.6.2.1. OCT校准块共享实例
5.10. Cyclone® V器件的外部I/O匹配 x
5.10.1. 单端I/O匹配 5.10.2. 差分I/O匹配
5.10.2. 差分I/O匹配 x
5.10.2.1. 差分HSTL，SSTL和HSUL匹配 5.10.2.2. LVDS、RSDSSLVS、和Mini-LVDS匹配 5.10.2.3. 仿LVDS、RSDS和Mini-LVDS匹配 5.10.2.4. LVPECL匹配
5.11. 专用高速电路 x
5.11.1. 高速差分I/O位置 5.11.2. LVDS SERDES电路 5.11.3. Cyclone® V器件中的真LVDS缓冲器 5.11.4. Cyclone® V器件中的仿LVDS缓冲器
5.12. Cyclone® V器件中的差分发送器 x
5.12.1. 发送器模块 5.12.2. 旁路串化器以便DDR和SDR操作
5.12.1. 发送器模块 x
5.12.1.1. 发送器时钟
5.13. Cyclone® V器件中的差分接收器 x
5.13.1. Cyclone® V器件中的接收器块 5.13.2. Cyclone® V器件中的接收器模式 5.13.3. Cyclone® V器件中的接收器时钟 5.13.4. Cyclone® V器件中的差分I/O匹配
5.13.1. Cyclone® V器件中的接收器块 x
5.13.1.1. 数据重对齐块（Bit Slip） 5.13.1.2. 解串器
5.13.2. Cyclone® V器件中的接收器模式 x
5.13.2.1. LVDS接收器模式
5.14. 源同步时序预算 x
5.14.1. 差分数据定向 5.14.2. 差分I/O位位置 5.14.3. 发送器通道至通道偏斜 5.14.4. LVDS模式的接收器偏斜裕量
5.14.2. 差分I/O位位置 x
5.14.2.1. 差分位命名约定
6. Cyclone® V器件中的外部存储器接口 x
6.1. 外部存储器性能 6.2. HPS外部存储器性能 6.3. Cyclone® V器件中的存储器接口管脚支持 6.4. Cyclone® V器件中的外部存储器接口功能 6.5. 硬核存储器控制器 6.6. Cyclone® V器件中的外部存储器接口修订历史
6.3. Cyclone® V器件中的存储器接口管脚支持 x
6.3.1. 指南： 使用DQ/DQS管脚 6.3.2. Cyclone® V器件的DQ/DQSS总线模式管脚 6.3.3. Cyclone V E中的DQ/DQS组 6.3.4. Cyclone V GX中的DQ/DQS组 6.3.5. Cyclone V GT中的DQ/DQS组 6.3.6. Cyclone V SE中的DQ/DQS组 6.3.7. Cyclone V SX中的DQ/DQS组 6.3.8. Cyclone V ST中的DQ/DQS组
6.4. Cyclone® V器件中的外部存储器接口功能 x
6.4.1. UniPHY IP 6.4.2. 外部存储器接口数据通路 6.4.3. DQS相移电路 6.4.4. PHY时钟(PHYCLK)网络 6.4.5. DQS逻辑模块 6.4.6. 动态OCT控制 6.4.7. IOE寄存器 6.4.8. 延迟链 6.4.9. I/O和DQS配置块
6.4.3. DQS相移电路 x
6.4.3.1. 延迟锁相环 6.4.3.2. Cyclone V器件的DLL参考时钟输入 6.4.3.3. DLL 偏斜
6.4.5. DQS逻辑模块 x
6.4.5.1. 更新使能电路 6.4.5.2. DQS延迟链 6.4.5.3. DQS后同步码电路 6.4.5.4. 半数据速率块
6.4.7. IOE寄存器 x
6.4.7.1. 输入寄存器 6.4.7.2. 输出寄存器
6.5. 硬核存储器控制器 x
6.5.1. 硬核储存器控制器特性 6.5.2. 多端口前端 6.5.3. 绑定支持 6.5.4. Cyclone V E的硬核存储器控制器宽度 6.5.5. Cyclone V GX的硬核存储器控制器宽度 6.5.6. Cyclone V GT的硬核存储器控制器宽度 6.5.7. Cyclone V SE的硬核存储器控制器宽度 6.5.8. Cyclone V SX的硬核存储器控制器宽度 6.5.9. Cyclone V ST的硬核存储器控制器宽度
6.5.2. 多端口前端 x
6.5.2.1. 每种器件MPFE端口的数量
7. Cyclone® V器件中的配置，设计安全和远程系统更新 x
7.1. 增强的配置和通过协议配置（Configuration via Protocol） 7.2. MSEL管脚设置 7.3. 配置序列 7.4. 配置时序波形 7.5. 器件配置管脚 7.6. 快速被动并行配置 7.7. 主动串行配置 7.8. 使用EPCS和EPCQ器件 7.9. 被动串行配置 7.10. JTAG配置 7.11. 配置数据压缩 7.12. 远程系统升级 7.13. 设计安全 7.14. Cyclone® V器件中的配置、设计安全和远程系统更新
7.3. 配置序列 x
7.3.1. 上电(Power UP) 7.3.2. 复位(Reset) 7.3.3. 配置 7.3.4. 配置错误处理 7.3.5. 初始化 7.3.6. 用户模式（User Mode）
7.4. 配置时序波形 x
7.4.1. FPP配置时序 7.4.2. AS配置时序 7.4.3. PS配置时序
7.5. 器件配置管脚 x
7.5.1. 配置管脚的I/O标准和驱动强度 7.5.2. Intel® Quartus® Prime软件中的配置管脚选项
7.6. 快速被动并行配置 x
7.6.1. 快速被动并行单器件配置 7.6.2. 快速被动并行多器件配置 7.6.3. 发送配置数据
7.6.2. 快速被动并行多器件配置 x
7.6.2.1. 管脚连接和指南 7.6.2.2. 使用多个配置数据 7.6.2.3. 使用一个配置数据
7.7. 主动串行配置 x
7.7.1. DATA时钟 (DCLK) 7.7.2. 主动串行单器件配置 7.7.3. 主动串行多器件配置 7.7.4. 评估主动串行配置时间
7.7.3. 主动串行多器件配置 x
7.7.3.1. 管脚连接和指南 7.7.3.2. 使用多个配置数据
7.8. 使用EPCS和EPCQ器件 x
7.8.1. 控制EPCS和EPCQ器件 7.8.2. 评估AS配置中的数据建立和保持时间裕量 7.8.3. 编程EPCS和EPCQ器件
7.8.3. 编程EPCS和EPCQ器件 x
7.8.3.1. 使用JTAG接口编程EPCS 7.8.3.2. 使用JTAG接口编程EPCQ 7.8.3.3. 使用主动串行（AS）接口编程EPCS 7.8.3.4. 使用主动串行接口编程EPCQ
7.9. 被动串行配置 x
7.9.1. 使用外部主机的被动串行单器件配置 7.9.2. 使用Altera下载电缆的被动串行单器件配置 7.9.3. 被动串行多器件配置
7.9.3. 被动串行多器件配置 x
7.9.3.1. 管脚连接和指南 7.9.3.2. 使用多个配置数据 7.9.3.3. 使用一个配置数据 7.9.3.4. 使用PC主机和下载电缆
7.10. JTAG配置 x
7.10.1. JTAG单器件配置 7.10.2. JTAG多器件配置 7.10.3. CONFIG_IO JTAG指令
7.10.2. JTAG多器件配置 x
7.10.2.1. 管脚连接和指南 7.10.2.2. 使用下载电缆
7.11. 配置数据压缩 x
7.11.1. 先使能压缩再设计编译 7.11.2. 先设计编译再使能压缩 7.11.3. 多器件配置中使用压缩
7.12. 远程系统升级 x
7.12.1. 配置映像 7.12.2. 远程更新模式下的配置序列 7.12.3. 远程系统升级电路 7.12.4. 使能远程系统升级电路 7.12.5. 远程系统升级寄存器 7.12.6. 远程系统升级状态机 7.12.7. 用户看门狗定时器（Watchdog Timer）
7.12.5. 远程系统升级寄存器 x
7.12.5.1. 控制寄存器 7.12.5.2. 状态寄存器
7.13. 设计安全 x
7.13.1. Altera Unique Chip ID（唯一芯片ID）IP核 7.13.2. JTAG Secure模式 7.13.3. 安全密钥类型 7.13.4. 安全模式 7.13.5. 设计安全实现步骤
8. Cyclone® V器件的SEU缓解 x
8.1. 错误检测功能 8.2. 配置错误检测 8.3. 用户模式错误检测 8.4. 内部擦拭 8.5. 规格 8.6. 用户模式中使用错误检测功能 8.7. Cyclone® V器件的SEU缓解文档修订历史
8.5. 规格 x
8.5.1. EMR更新间隔 8.5.2. 错误检测频率 8.5.3. 整个器件的CRC计算时间
8.6. 用户模式中使用错误检测功能 x
8.6.1. 使能错误检测 8.6.2. CRC_ERROR管脚 8.6.3. 错误检测寄存器 8.6.4. 错误检测处理 8.6.5. 测试错误检测块
9. Cyclone® V器件中的JTAG边界扫描测试 x
9.1. BST操作控制 9.2. JTAG操作的I/O电压 9.3. 执行BST 9.4. 使能和禁用IEEE Std. 1149.1 BST电路 9.5. IEEE Std. 1149.1边界扫描测试指南 9.6. IEEE Std. 1149.1边界扫描寄存器 9.7. Cyclone® V器件中的JTAG边界扫描测试
9.1. BST操作控制 x
9.1.1. IDCODE 9.1.2. 支持的JTAG指令 9.1.3. JTAG Secure模式 9.1.4. JTAG专用指令
9.6. IEEE Std. 1149.1边界扫描寄存器 x
9.6.1. a Cyclone® V器件I/O管脚的边界扫描单元
10. Cyclone® V器件中的电源管理 x
10.1. 功耗 10.2. 热插拔特性 10.3. 热插拔实现 10.4. Cyclone® V器件的上电序列建议 10.5. 上电复位电路 10.6. Cyclone® V器件中的电源管理修订历史
10.1. 功耗 x
10.1.1. 动态功耗方程
10.5. 上电复位电路 x
10.5.1. POR电路监控和未监控的电源
1. Cyclone® V器件中的逻辑阵列块与自适应逻辑模块
2. Cyclone® V器件中的嵌入式存储器模块
3. Cyclone® V器件中的精度可调DSP模块
4. Cyclone® V器件中的时钟网络和PLL
5. Cyclone® V器件中的I/O特性
6. Cyclone® V器件中的外部存储器接口
7. Cyclone® V器件中的配置，设计安全和远程系统更新
8. Cyclone® V器件的SEU缓解
9. Cyclone® V器件中的JTAG边界扫描测试
10. Cyclone® V器件中的电源管理

5.13.1.1. 数据重对齐块（Bit Slip）

发送数据中的偏斜连同链路添加的偏斜会导致接收的串行数据流中通道至通道（channel-to-channel）偏斜。为了补偿该通道到通道的偏斜，并在每个通道建立正确的接收字边界，每个接收通道有专用数据重对齐电路，通过将延迟位插入串行流重新对齐数据。

可选端口RX_CHANNEL_DATA_ALIGN可以控制每个接收器的位元插入，并通过内部逻辑独立控制。数据在RX_CHANNEL_DATA_ALIGN的上升沿滑动一个位。对RX_CHANNEL_DATA_ALIGN信号的要求包括以下几项：

  • 最小脉冲宽度是逻辑阵列中并行时钟的一个周期。
  • 脉冲之间的最小时间间隔是并行时钟的一个周期。
  • 该信号是一个边沿触发信号。
  • 有效数据在RX_CHANNEL_DATA_ALIGN上升沿的两个并行时钟周期后可用。
图 110. 数据重对齐时钟该图显示为解串因子设为4时一个bit slip脉冲后的接收器输出（RX_OUT）。


在翻转现象出现之前，数据重对齐电路最多有11 bit-times的插入。可编程位翻转点可从1至11 bit-times，独立于解串因子。将可编程位翻转点设置为等于或者大于解串因子—允许字对齐电路中有足够深度来滑过一个完整字。可以使用IP Catalog设置位翻转点的值。每个通道都有一个可选的状态端口RX_CDA_MAX可连接到FPGA逻辑，以指示到达预设翻转点。

图 111. 接收器数据重对齐翻转该图显示翻转出现前，一个4 bit-times的预设值。rx_cda_max信号脉冲一个rx_outclock周期来表明已发生翻转。


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