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Ixiasoft
实现FPGA管脚约束
编号 | 完成? | 核查表项目 |
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1 | 使用 Intel® Quartus® Prime Pin Planner进行管脚约束。 | |
2 | 将 Intel® Quartus® Prime Fitter消息和报告用于管脚约束的签核(sign-off)。 | |
3 | 验证 Intel® Quartus® Prime管脚分配是否匹配原理图和电路板布局工具中的管脚约束。 |
通过 Intel® Quartus® Prime Pin Planner GUI,可识别I/O bank,VREF组和差分管脚配对,以帮助完成I/O规划过程。在Pin Planner电子表格界面单击右键,然后点击Pin Finder来搜索指定管脚。若选择了移植器件,则Pin Migration视图中会高亮显示(与当前所选器件相比)在移植器件中功能发生变化的管脚。
如果设计流程中通常使用电子数据表,那么可选择将Microsoft Excel电子数据表导入 Intel® Quartus® Prime Standard Edition软件以开始I/O规划过程。分配所有管脚后,还可以导出一个包含I/O assignment的电子表格可兼容(.csv)文件。
在 Intel® Quartus® Prime Standard Edition软件中编译设计时,Fitter中的I/O Assignment Analysis会验证这些约束是否满足所有的器件要求,并在出现任何问题时生成相关消息。
然后, Intel® Quartus® Prime设计人员可将管脚位置信息传给PCB设计人员。 Intel® Quartus® Prime Standard Edition软件必须匹配您的原理图及电路板布局工具,以确保设计在其所处的电路板上正常工作,尤其是在必须修改管脚的情况下。Pin Planner与特定PCB设计EDA工具集成,并能从这些工具读取管脚位置变化以检查建议的更改。编译设计时, Intel® Quartus® Prime Standard Edition软件生成.pin文件。可使用该文件验证电路板原理图中的每个管脚是否都已正确连接。