Intel® Stratix® 10嵌入式存储器用户指南

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日期 11/19/2019
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1. Intel® Stratix® 10嵌入式存储器概述 2. Intel® Stratix® 10嵌入式存储器体系结构和特性 3. Intel® Stratix® 10嵌入式存储器设计考量 4. Intel® Stratix® 10嵌入式存储器IP内核参考 5. Intel Stratix 10嵌入式存储器设计实例 6. Intel® Stratix® 10嵌入式存储器用户指南归档 7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史
1. Intel® Stratix® 10嵌入式存储器概述 x
1.1. Intel® Stratix® 10嵌入式存储器特性 1.2. Intel® Stratix® 10嵌入式存储器性能
2. Intel® Stratix® 10嵌入式存储器体系结构和特性 x
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) 2.2. 地址时钟使能支持 2.3. 异步清零和同步清零 2.4. 存储模块错误纠正编码支持 2.5. Force-to-Zero 2.6. Coherent（一致性）读存储器 2.7. 冻结逻辑(Freeze logic) 2.8. 真双端口双时钟仿真器 2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核 2.10. Intel® Stratix® 10嵌入式存储器时钟模式 2.11. Intel® Stratix® 10嵌入式存储器配置 2.12. 读和写地址寄存器的初始值
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) x
2.1.1. 字节使能控制 2.1.2. 数据字节输出 2.1.3. 字节使能行为
2.4. 存储模块错误纠正编码支持 x
2.4.1. 奇偶校验位 2.4.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.4.3. ECC Read-During-Write行为 2.4.4. 纠错码真值表
2.6. Coherent（一致性）读存储器 x
2.6.1. 转发逻辑(Forwarding Logic)
2.10. Intel® Stratix® 10嵌入式存储器时钟模式 x
2.10.1. 单一时钟模式(Single Clock Mode) 2.10.2. 读/写时钟模式(Read/Write Clock Mode) 2.10.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.10.4. 时钟模式下的异步/同步清零 2.10.5. 同步读/写中的输出读数据 2.10.6. 时钟模式的独立时钟使能
2.11. Intel® Stratix® 10嵌入式存储器配置 x
2.11.1. 混合宽度端口配置
3. Intel® Stratix® 10嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 并发读取行为的考量 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. Intel® Stratix® 10嵌入式存储器IP内核参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP core 4.2. eSRAM Intel® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. FIFO2 Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP core x
4.1.1. RAM: 1-PORT Intel® FPGA IP参数 4.1.2. RAM: 2-PORT Intel® FPGA IP参数 4.1.3. RAM: 4-PORT Intel® FPGA IP参数 4.1.4. ROM: 1-PORT Intel® FPGA IP参数 4.1.5. ROM: 2-PORT Intel® FPGA IP参数 4.1.6. RAM和ROM接口信号 4.1.7. 手动更改参数设置
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM Intel® FPGA IP x
4.2.1. eSRAM系统特性 4.2.2. eSRAM Intel® FPGA IP 参数 4.2.3. eSRAM Intel® FPGA IP 接口信号 4.2.4. eSRAM Intel® FPGA IP仿真演练 4.2.5. eSRAM时序图
4.2.1. eSRAM系统特性 x
4.2.1.1. eSRAM规范 4.2.1.2. eSRAM使用模型
4.3. FIFO Intel® FPGA IP x
4.3.1. 配置方法 4.3.2. 规范 4.3.3. FIFO功能时序要求 4.3.4. SCFIFO ALMOST_EMPTY功能时序 4.3.5. FIFO输出状态标记和延迟 4.3.6. FIFO亚稳性保护及相关选项 4.3.7. FIFO同步清零和异步清零影响 4.3.8. SCFIFO和DCFIFO Show-Ahead模式 4.3.9. 不同的输入和输出宽度 4.3.10. DCFIFO时序约束设置 4.3.11. 手动例化的编码实例 4.3.12. 设计实例 4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing) 4.3.14. 嵌入式存储器ECC功能指南 4.3.15. FIFO Intel® FPGA IP参数 4.3.16. 复位方案(reset scheme)
4.3.2. 规范 x
4.3.2.1. Verilog HDL原型 4.3.2.2. VHDL组件声明 4.3.2.3. VHDL LIBRARY-USE声明 4.3.2.4. FIFO信号 4.3.2.5. FIFO参数设置
4.3.7. FIFO同步清零和异步清零影响 x
4.3.7.1. 编译DCFIFO时出现的恢复和删除时序违规警告
4.3.10. DCFIFO时序约束设置 x
4.3.10.1. 嵌入式时序约束 4.3.10.2. 用户可配置的时序约束
4.3.10.2. 用户可配置的时序约束 x
4.3.10.2.1. SDC命令
4.4. FIFO2 Intel® FPGA IP x
4.4.1. 配置方法 4.4.2. Fmax目标测量方法 4.4.3. 性能考量 4.4.4. FIFO2 Intel® FPGA IP特性 4.4.5. FIFO2 Intel® FPGA IP参数 4.4.6. FIFO2 Intel® FPGA IP接口信号 4.4.7. 复位和时钟方案
4.4.4. FIFO2 Intel® FPGA IP特性 x
4.4.4.1. FIFO2规范
4.4.5. FIFO2 Intel® FPGA IP参数 x
4.4.5.1. FIFO2参数设置
4.4.6. FIFO2 Intel® FPGA IP接口信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. 复位和时钟方案 x
4.4.7.1. 时钟域 4.4.7.2. 复位
4.4.7.2. 复位 x
4.4.7.2.1. FIFO2 Intel® FPGA IP复位指南
5. Intel Stratix 10嵌入式存储器设计实例 x
5.1. FIFO和FIFO2设计实例
5.1. FIFO和FIFO2设计实例 x
5.1.1. 生成设计实例 5.1.2. 仿真设计实例
5.1.2. 仿真设计实例 x
5.1.2.1. 仿真结果
1. Intel® Stratix® 10嵌入式存储器概述
2. Intel® Stratix® 10嵌入式存储器体系结构和特性
3. Intel® Stratix® 10嵌入式存储器设计考量
4. Intel® Stratix® 10嵌入式存储器IP内核参考
5. Intel Stratix 10嵌入式存储器设计实例
6. Intel® Stratix® 10嵌入式存储器用户指南归档
7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史

2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核

表 11.   Intel® Stratix® 10存储器IP内核此表列出并描述了 Intel® Stratix® 10嵌入式存储器模块中所支持的IP内核。
IP内核 支持的存储器模式 M20K支持 MLAB支持 说明
RAM: 1-PORT Intel® FPGA IP Single-port RAM Yes Yes 一次只能执行一个读或一个写操作。

使用读使能端口控制写操作期间的RAM输出端口行为：

  • 保留最近有效读使能期间保持的之前值—创建一个读使能端口并通过置低此端口执行写操作
  • 显示正在写入的新数据，该地址上的旧数据，或者 Don't Care值(当read-during-write出现在同一地址上)—不要创建read-enable信号，或者在写操作期间启用读使能。
RAM: 2-PORT Intel® FPGA IP Simple dual-port RAM Yes Yes 您可以对不同位置同时执行读写操作，端口Ａ进行写操作，端口Ｂ进行读操作。
RAM: 2-PORT Intel® FPGA IP True dual-port RAM Yes No 您可以执行两个端口操作的任意组合：在单一时钟模式下的两个读操作、两个写操作，或者一个读操作和一个写操作。
RAM: 4-PORT Intel® FPGA IP Simple quad-port RAM Yes No 您可以对不同位置同时执行两个读写操作，其中在address_a和address_b信号/端口上指定写地址，在address2_a和address2_b信号/端口上指定读地址。
ROM: 1-PORT Intel® FPGA IP Single-port ROM Yes Yes

只有一个地址端口可用于读操作。

存储器模块可用作ROM。

  • 使用.mif或.hex初始化存储器模块的ROM数据。
  • ROM的地址行在M20K模块中寄存；然而，它们在MLAB中可以是未寄存的。
  • 输出可以是寄存的或者是未寄存的。
  • 输出寄存器能够被异步或者同步清零。
  • ROM的读操作与单端口RAM配置的读操作相同。
ROM: 2 PORT Intel® FPGA IP Dual-port ROM Yes No

dual-port ROM具有与single-port ROM非常相似的功能端口。区别在于dual-port ROM有一个用于读操作的额外地址端口。

存储器模块可用作ROM。

  • 使用.mif或.hex初始化存储器模块的ROM数据。
  • ROM的地址行在M20K模块中寄存。
  • 输出可以是寄存的或者是未寄存的。
  • 输出寄存器能够被异步或者同步清零。
  • ROM的读操作与true dual-port RAM配置中的读操作相同。
Shift Register (RAM-based) Intel® FPGA IP — Yes Yes

使用存储器模块作为移位寄存器命令来节省逻辑单元和布线资源。

此模式在要求本地数据存储(例如：有限脉冲响应(FIR)滤波器、伪随机数生成器、多通道滤波和自相关和互相关函数)的DSP应用中很有用。传统上，使用标准触发器(flip-flop)实现本地数据存储,使用触发器实现大型移位寄存器会消耗大量逻辑资源。

移位寄存器的大小(w × m × n)是由输入数据位宽(w)、抽头(tap)长度(m)和抽头数量(n)决定。通过级联存储器模块，能够实现更大的移位寄存器。

FIFO Intel® FPGA IP — Yes Yes

存储器模块用作FIFO缓存。使用SCFIFO和DCFIFO功能实现您设计中的单时钟和双时钟异步FIFO缓存。

对于使用小而浅的FIFO缓存的设计而言，MLAB是FIFO模式的最理想选择。然而，MLAB不支持混合宽度FIFO模式。
FIFO2 Intel® FPGA IP
警告：
为避免损坏存储器数据，请不要在读写操作期间违反任何嵌入式存储器模块输入寄存器上的建立及保持时间。此限制实施于single-port RAM、simple dual-port RAM、true dual-port RAM、simple quad-port RAM或ROM模式下使用存储器模块时。
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