Intel® MAX® 10 FPGA器件系列管脚连接指南

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日期 6/30/2020
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Intel® MAX® 10 FPGA器件系列管脚连接指南
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Intel® MAX® 10 FPGA管脚连接指南 Intel® MAX® 10 FPGA器件的电源共享指南 Intel® MAX® 10 FPGA器件系列管脚连接指南的文件修订历史
Intel® MAX® 10 FPGA管脚连接指南 x
时钟和PLL管脚 配置/JTAG管脚 差分I/O管脚 外部存储器接口管脚 参考管脚 模拟输入管脚 Intel® MAX® 10 (单电源) FPGA Intel® MAX® 10 (双电源) FPGA Intel® MAX® 10 FPGA管脚连接指南的注释
Intel® MAX® 10 FPGA器件的电源共享指南 x
示例1— Intel® MAX® 10 (双电源) FPGA 示例2— Intel® MAX® 10 (双电源) FPGA 示例3— Intel® MAX® 10 (双电源) FPGA 示例4— Intel® MAX® 10 (单电源) FPGA 示例5— Intel® MAX® 10 (单电源) FPGA 示例6— Intel® MAX® 10 (单电源) FPGA
Intel® MAX® 10 FPGA器件系列管脚连接指南

外部存储器接口管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 4.  外部存储器接口管脚
管脚名称 管脚功能 管脚描述 连接指南
DQ[#]R I/O, DQ 在外部存储器接口连接中使用的可选数据信号。指定DQ总线内的DQ比特的顺序并不重要。然而，如果计划移植到一个具有不同DQ总线宽度的不同存储器接口，那么在进行管脚分配时要谨慎使用。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DQS[#]R I/O, DQS 在外部存储器接口连接中使用的可选数据选通信号。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DQSn[#]R I/O, DQSn 在外部存储器接口连接中使用的可选互补数据选通信号。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
DM[#]R I/O, DM DM管脚上的一个低电平信号表示写入有效。将DM管脚驱动为高电平会导致DQ信号的存储器屏蔽。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CK_[6] I/O，输出 外部存储器件的输入时钟。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
CK#_[6] I/O，输出 外部存储器件的输入时钟，反转的CK。 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
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