英特尔® Agilex™ 7 FPGA和SoC器件概述

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日期 1/10/2023
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1. 英特尔 Agilex 7 FPGA和SoC的概述 2. 英特尔 Agilex 7 FPGA和SoC系列规划 3. 第二代英特尔 Hyperflex 内核架构 4. 英特尔 Agilex 7 FPGA和SoC中的自适应逻辑模块 5. 英特尔 Agilex 7 FPGA和SoC中的内部嵌入式存储器 6. 英特尔 Agilex 7 FPGA和SoC中的精度可调DSP 7. 英特尔 Agilex 7 FPGA和SoC中的内核时钟网络 8. 英特尔 Agilex 7 FPGA和SoC中的通用I/O 9. 英特尔 Agilex 7 FPGA和SoC中的I/O PLL 10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口 11. 英特尔 Agilex 7 SoC中的硬核处理器系统 12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器 13. 英特尔 Agilex 7 FPGA和SoC M系列中的异构3D堆栈式HBM2E DRAM存储器 14. 英特尔 Agilex 7 FPGA和SoC F系列和I系列中的高性能加密模块 15. 英特尔 Agilex 7 FPGA和SoC的使用 PCIe* 通过协议配置 16. 英特尔 Agilex 7 FPGA和SoC中的器件配置和SDM 17. 英特尔 Agilex 7 FPGA和SoC的部分和动态配置 18. 英特尔 Agilex 7 FPGA和SoC的器件安全性 19. 英特尔 Agilex 7 FPGA和SoC中的SEU错误检测和纠正 20. 英特尔 Agilex 7 FPGA和SoC的电源管理 21. 用于英特尔 Agilex 7 FPGA和SoC的英特尔 软件和工具 22. 英特尔 Agilex 7 FPGA和SoC器件概述的修订历史
1. 英特尔 Agilex 7 FPGA和SoC的概述 x
1.1. 英特尔 Agilex 7 FPGA和SoC中的主要功能和创新 1.2. 英特尔 Agilex 7 FPGA和SoC结构图 1.3. 英特尔 Agilex 7 FPGA和SoC特性汇总 1.4. 英特尔 Agilex 7 SoC的额外功能
2. 英特尔 Agilex 7 FPGA和SoC系列规划 x
2.1. 英特尔 Agilex 7 FPGA和SoC F系列 2.2. 英特尔 Agilex 7 FPGA和SoC I系列 2.3. 英特尔 Agilex 7 FPGA和SoC M系列 2.4. 可用选项
10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口 x
10.1. 外部存储器接口性能 10.2. 硬核储存控制器的特性
12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器 x
12.1. E-Tile收发器 12.2. P-Tile收发器 12.3. F-Tile收发器 12.4. R-Tile收发器
12.1. E-Tile收发器 x
12.1.1. E-Tile收发器中的PMA特性 12.1.2. E-Tile收发器中的PCS特性
1. 英特尔 Agilex 7 FPGA和SoC的概述
2. 英特尔 Agilex 7 FPGA和SoC系列规划
3. 第二代英特尔 Hyperflex 内核架构
4. 英特尔 Agilex 7 FPGA和SoC中的自适应逻辑模块
5. 英特尔 Agilex 7 FPGA和SoC中的内部嵌入式存储器
6. 英特尔 Agilex 7 FPGA和SoC中的精度可调DSP
7. 英特尔 Agilex 7 FPGA和SoC中的内核时钟网络
8. 英特尔 Agilex 7 FPGA和SoC中的通用I/O
9. 英特尔 Agilex 7 FPGA和SoC中的I/O PLL
10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口
11. 英特尔 Agilex 7 SoC中的硬核处理器系统
12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器
13. 英特尔 Agilex 7 FPGA和SoC M系列中的异构3D堆栈式HBM2E DRAM存储器
14. 英特尔 Agilex 7 FPGA和SoC F系列和I系列中的高性能加密模块
15. 英特尔 Agilex 7 FPGA和SoC的使用 PCIe* 通过协议配置
16. 英特尔 Agilex 7 FPGA和SoC中的器件配置和SDM
17. 英特尔 Agilex 7 FPGA和SoC的部分和动态配置
18. 英特尔 Agilex 7 FPGA和SoC的器件安全性
19. 英特尔 Agilex 7 FPGA和SoC中的SEU错误检测和纠正
20. 英特尔 Agilex 7 FPGA和SoC的电源管理
21. 用于英特尔 Agilex 7 FPGA和SoC的英特尔 软件和工具
22. 英特尔 Agilex 7 FPGA和SoC器件概述的修订历史

1.17. 精度可调DSP

Intel® Agilex™ FPGA的DSP模块基于Intel的上一代器件中使用的精度可调DSP体系结构。它们具有硬核定点和符合IEEE-754的浮点性能的特性。 Intel® Agilex™ FPGA的新特性是对半精度(16-bit运算) FP16浮点模式和BFLOAT16浮点格式的支持。与上一代FPGA相比，9x9乘法器的数量也有增加，每一个18x19乘法器对应两个9x9乘法器。

DSP模块通过配置可支持从9x9到54x54精度范围的信号处理。通过增添流水线寄存器来提高DSP模块的最大操作频率，并降低了功耗。此外，乘法器输入的动态切换也可以通过scanin和chainout功能实现。

图 8. 低精度定点模式
图 9. 标准精度定点模式
图 10. 高精度定点模式
图 11. 半精度浮点运算16-bit
图 12. 单精度浮点运算32-bit

每个DSP模块在编译时间可独立地配置成quad 9x9，dual 18x19或者一个27x27乘法累加。通过使用专用的64-bit级联总线，多个精度可调DSP模块可级联在一起来高效地实现甚至更高精度的DSP功能。

在浮点模式中，每个DSP模块提供一个单精度或者半精度浮点(包括FP16和BFLOAT16)乘法器和加法器。支持浮点加法，乘法，乘加，乘法累加。

下表显示了在一个DSP模块中如何选择不同精度，或者通过使用多个模块来实现不同精度。
表 17.  精度可调DSP模块配置
乘法器大小 DSP模块资源 预期使用
9x9 bits 1/4精度可调DSP模块 低精度定点
18x19 bits 1/2精度可调DSP模块 中精度定点
27x27 bits 1个精度可调DSP模块 高精度定点
19x36 bits 一个包括外部加法器的精度可调DSP模块 定点FFT
36x36 bits 2个包括外部加法器的精度可调DSP模块 非常高精度定点
54x54 bits 4个包括外部加法器的精度可调DSP模块 双精度定点
半精度浮点 1个精度可调DSP模块(包含加法器，将两个FP16乘法器与一个累加器相加) 半精度浮点
单精度浮点 1个精度可调DSP模块(包含一个FP32乘法器和一个累加器) 单精度浮点
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